Exploration Architecturale dans les Network on Chip (NoC)

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Aujourd’hui les utilisateurs demandent d’avoir des systèmes embarquées performants capable d’offrir de grandes puissances de calcul.L’évolution des systèmes embarqués pose un problème au niveau de leurs conceptions car ces systèmes doivent trouver un compromis entre leurs capacités (puissances de calcul, dynamisme) et les contraintes des systèmes embarquées (surface silicium, consommation).

La solution envisager pour le problème de puissance de calcul est de passer a des systèmes multiprocesseur (MPSoCs).

On outre les réseaux sur puce on vue le jour pour faire face aux limite inter communication tel que les bus, bus hiérarchique, point a point.

L'infrastructure d'interconnexion fondée sur les réseaux sur puce (NoC) est en passe de devenir une approche privilégiée pour faciliter la communication entre les éléments de traitements (PEs ) de MPSoCs.

Il est plus efficace d’intégrer plusieurs petits processeurs spécialisés ou non interconnecté par un réseau sur puce (NoC) dont l’efficacité énergétique et silicium sont meilleurs que d’augmenter les performances d’un seul processeur.

Le but de ce travail est de faire un survol sur l’exploration architecturale sur les NoC.

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